Questionari per il capitolo V
Flip-flop
1. Quesiti a risposta singola (rispondere a ciascuna domanda in 10 righi al massimo).
a) Qual'è la differenza tra un flip-flop sincrono ed uno asincrono ? E tra un flip-flop PET e NET ?
b) Descrivi la tabella della verità di un flip-flop SR e verifica che il collegamento incrociato tra porte NOR realizza proprio un flip-flop asincrono SR.
c) Definisci la tabella delle transizioni, il diagramma degli stati e la tabella delle eccitazioni per un generico flip-flop.
d) Il latch a porte NAND viene molto utilizzato come soppressore di rimbalzi meccanici. Fornisci una giustificazione enfatizzando sulla combinazione di memoria.
e) Disegna la schema logico con porte di un flip-flop SR sincrono sensibile ai livelli e descrivi il suo funzionamento.
f) Una rete di ritardo C-R o un impulso prodotto per alea statica consentono di pilotare il clock di un flip-flop rendendolo di tipo PET o NET. Descrivere come ciò sia possibile.
g) Confronti e differenze tra flip-flop SR e flip-flop JK.
h) Ricavare l'equazione caratteristica di un flip-flop JK.
i) Definire la tabella della verità di un flip-flop di tipo D e di tipo T. Mostrare come sia possibile realizzare un flip-flop D ed un flip-flop T a partire da flip-flop JK.
j) Verificare che il flip-flop T con ingresso T=1, è un divisore di frequenza di clock per due con forma d'onda di uscita avente duty-cycle pari al 50%.
k) Descrivere le linee di ingresso e di uscita di un flip-flop JK commerciale dotato anche di ingressi asincroni.
2. Quesiti a risposta multipla (indicare la risposta esatta fra le quattro proposte).
a) I flip-flop sono circuiti:
1. combinatori
2. sequenziali
3. analogici
4. multivibratori astabili
b) Un dispositivo sequenziale NET è:
1. sensibile al livello in logica positiva
2. sensibile al livello in logica negativa
3. sensibile al fronte in logica positiva
4. sensibile al fronte in logica negativa
c) Per quali valori di S ed R si ottiene lo stato indeterminato di un flip-flop SR ?
1. 00
2. 01
3. 10
4. 11
d) L'applicazione della combinazione JK=11, seguita da un impulso di clock pone l'uscita:
1. nello stato opposto
2. allo stesso valore dello stato precedente
3. al valore 0
4. al valore 1
e) Un flip-flop D di tipo PET con D=1:
1. porta l'uscita a 1 sul fronte di discesa del clock
2. porta l'uscita a 1 sul fronte di salita del clock
3. porta l'uscita a 0 sul fronte di salita del clock
4. porta l'uscita a 1 quando il clock passa da 1 a 0
f) Il flip flop SR si può realizzare con porte:
1. AND
2. OR
3. NOR
4. XNOR
g) Il flip-flop Master-Slave è attivo quando il clock:
1. passa dal livello basso al livello alto
2. passa dal livello alto al livello basso
3. vale 1
4. vale 0
h) Il circuito di reset all'accensione in un flip-flop JK si realizza:
1. ponendo J=K=0
2. ponendo J=0, K=1
3. impiegando un circuito RC all'ingresso asincrono di CLEAR
4. impiegando un circuito RC all'ingresso asincrono di PRESET
3. Quesiti a risposta vero/falso
a) Una rete sequenziale:
V F È dotata di memoria
V F È solo di tipo sincrono
V F Deve funzionare con un clock
b) Il flip-flop SR:
V F Si può realizzare con porte NOR
V F Si può realizzare con porte OR
V F Si può realizzare con porte NAND
c) La combinazione S=0, R=1:
V F Conserva lo stato
V F Memorizza 0 in uscita
V F Memorizza 1 in uscita
d) L'applicazione della combinazione S=R=1 in un flip-flop SR a porte NOR:
V F Pone entrambe le uscite Q e Q negato allo stato 0
V F Pone entrambe le uscite Q e Q negato allo stato 1
V F Conviene evitarla per l'ambiguità del valore dell'uscita quando si torna nella condizione di riposo
e) Qual'é la combinazione di indeterminazione per un latch a porte NAND ?
V F 00
V F 11
V F 10
f) Per sopprimere i rimbalzi meccanici si può utilizzare:
V F Un flip-flop SR
V F Un circuito RC seguito da trigger di Schmitt
V F Un flip-flop RC
g) Le porte pilota di un flip-flop SR consentono:
VF L'utilizzo di un ingresso di clock
V F L'inversione della logica di funzionamento
V F Il sincronismo NET
h) Per rendere un flip-flop sensibile ai fronti del clock si utilizza:
V F L'alea statica
V F Un circuito derivatore CR
V F Un circuito integratore RC
i) In quali flip-flop l'applicazione del livello alto agli ingressi determina la commutazione dell'uscita ?
V F Flip-flop D
V F Flip-flop T
V F Flip-flop JK
j) Per ottenere un divisore di frequenza per due si utilizza:
V F Un flip-flop JK con gli ingressi J=K=1
V F Un flip-flop T con T=1
V F Un flip-flop D con D=0
k) Il circuito integrato 74LS74 contiene:
V F Due flip-flop D di tipo PET
V F Due flip-flop JK di tipo NET
V F Flip-flop con ingressi asincroni di PRESET e CLEAR